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　　（来源：华尔街见闻）

　　华为把芯片性能提升的叙事改了
。过去行业最习惯的比较 ，是谁能更快推进到更先进制程；这次“τ缩放
”把标尺从“几纳米”挪到“多少时间 ”。晶体管开关
、信号传播、计算访存 、系统通信
，都被放进同一套时间优化框架里 。

　　5月25日，华为半导体负责人何庭波署名论文发布 ，详解刷屏的华为“芯
”技术
。其核心判断可以概括为一句话：节点没有退场
，但节点之外的封装
、互连、存储带宽 、协议栈和系统架构，开始被推到更靠前的位置。

　　华为同步披露了三组关键信息：过去六年 ，基于这套方法已经设计并量产381款芯片；今年秋天发布的新一代麒麟芯片将首次采用LogicFolding；到2031年
，基于这一路线设计的高端芯片，晶体管密度将达到1.4纳米工艺的同等水平 。

　　这条路线的含义不止在手机芯片
。手机端看的是一颗SoC内部的时间压缩 ，AI端看的是成千上万颗芯片之间的通信时延。市场真正要盯的，也不只是下一代麒麟的跑分
，而是先进封装
、混合键合、3D设计工具 、存储与逻辑协同
、系统互连这些环节，是否会跟着进入验证和扩张阶段 。

　　节点没退场 ，但单靠节点已经不够解释性能增长

　　过去几十年
，芯片行业的主线相当直接：晶体管越小，单位面积能塞进更多器件 ，频率提高
，功耗和成本在相当长时间里也能被摊薄
。先进制程因此成了性能竞赛中最硬的指标。

　　τ缩放切入的是另一层问题：即便晶体管继续缩小，芯片里仍然有大量时间消耗不在晶体管本身 。信号从一端走到另一端要时间 ，计算单元等数据要时间
，芯片之间通信也要时间
。几何缩放解决的是“做得更小”，τ缩放要解决的是“跑得更快、等得更少 ”。

　　华为给出的框架覆盖器件 、电路、芯片
、系统四层 。它不是只改某一个电路模块 ，而是把不同层级里的延迟统一纳入优化目标。对应到产业链
，价值重心就不会只落在前道制造，封装、互连 、存储和系统架构都要承担更大权重
。

　　这也是“以时间缩放替代几何缩放”最关键的地方。替代不是说不需要先进制程 ，而是说性能提升不能只押注在下一代节点上 。

　　LogicFolding：固定节点上的麒麟突破

　　τ缩放在工程层面最具说服力的样板，是今年秋季量产的麒麟2026
。

　　LogicFolding的设计逻辑是打散传统平面布局的物理边界
，将数字
、模拟与存储电路拆分至垂直堆叠的多个有源层，通过超精细间距混合键合互连 ，大幅压缩关键路径上的信号传播距离。

　　量测结果显示
，晶体管密度在单代产品内从每平方毫米155兆颗跃升至238兆颗，增幅55% ，相当于传统几何缩放需要三年才能实现的跃升幅度；SoC性能核功耗效率提升41%
，最高主频提升近13%，CPU主核频率回到3.1GHz 。在SRAM侧 ，工作频率提升超过40%；在代表性处理器核上
，时钟缓冲数量减少逾50%，时钟偏斜降低25% ，连线长度缩短约30%
。

　　华为自评麒麟2026的实现版本“刻意保守
”：混合键合间距为1.5微米
，折叠仅沿关键路径选择性应用。按照路线图，麒麟系列CPU主频预计2027年升至3.39GHz、2028年达3.71GHz 、2029年突破4GHz；晶体管密度则预计在2031年前超越每平方毫米400兆颗 ，对标1.4纳米工艺水平 。何庭波在论文中将这条路线图定性为“可行且在成本上具备经济可行性”
。

　　这不是“绕开光刻机 ”，而是把性能增量拆开找

　　把τ缩放理解成“绕开光刻机
”
，会把问题看偏。华为公开表达的背景是：几何缩放越来越接近物理极限，成本回报也在走弱 ，继续提升性能不能只靠更先进节点 。

　　这意味着
，先进制程仍然重要，但它不再是唯一变量
。内部电路效率
、数据移动距离、存储访问速度 、系统通信时延 ，都可能成为新的性能来源。

　　换句话说
，过去行业最敏感的问题是“谁先拿到下一代节点”；现在还要多问一句：谁能把节点
、封装、互连 、存储和系统组织方式一起做顺 。

　　这个变化会影响产业链分工。原来被视为配套的先进封装
、混合键合、3D工具链 、内存接口、系统互连，开始具备更强的主线属性
。它们不再只是“把芯片装起来 ”或“把芯片连起来
” ，而是直接参与性能提升。

　　AI系统的瓶颈
，比手机更像“时间问题”

　　手机芯片解决的是一颗芯片里的时间，AI系统解决的是一组甚至一整柜芯片之间的时间 。模型越大 ，算力规模越大
，数据在芯片
、内存、互连网络之间移动的成本就越突出
。

　　华为公开框架里提到的UnifiedBus，目标是统一内存寻址和原生内存语义 ，压缩系统通信时延。它对应的不是单颗芯片性能，而是系统层的数据调度效率 。

　　把这套逻辑放进SuperPoD一类系统里
，方向就很清楚：单芯片提速只是第一步，更大的性能增量可能来自整套计算系统的时延压缩
。AI计算的瓶颈常常不在“有没有算力 ” ，而在“算力能不能等到数据
”。

　　这也是τ缩放在AI场景中更有想象空间的地方 。只要数据移动和通信等待占比足够高
，系统级优化就可能带来比单点工艺升级更明显的收益
。

　　市场要看的不是概念，而是三轮兑现

　　路线图已经摆上桌面 ，市场关注的重心将很快转向兑现层面。

　　秋季麒麟2026的量产
，是τ缩放路线的首个外部可验证节点：LogicFolding在量产产品中能够给出多少可独立核验的性能与能效数据，将是这套框架可信度的第一次公开检验 。其次是华为是否会进一步公开完整的方法学与工程细节 ，以推动更广泛的产业协作
。第三是产业链侧的响应——先进封装 、混合键合和3D工具链方向的扩产计划
、订单动向和客户验证
，将成为这套路线图能否落地为产业共识的关键信号。

　　从当前节点到2035年，τ缩放的完整论证横跨三个层次：手机侧解决单颗芯片内的时间优化 ，AI侧解决成千上万颗芯片之间的时间优化
，产业侧解决从前道制造向封装、互连和系统架构的价值重心转移 。路线图的方向已经给出，产品与产业链的逐步兑现 ，是接下来数年的核心定价变量。